作者 主题:前4层PCB:每层痕迹是个好主意? (Read 7742 times)

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前4层PCB:每层痕迹都是好主意?
« on: 7月22日,2020年,07:15:52»
我目前正在设计我的前4层PCB,我并不真正肯定的事情是如何完成的。
该项目包括开关降压转换器,8位UC,晶格MachXO2-FPGA(32个引脚)和低端图像传感器(具有20个球的BGA)。
我需要4层的主要原因是jlcpcb的较小的轨道宽度(使用5mil迹线,不可能使用BGA)。否则,这可能可以在2层中完成。

所以,这是我的图层堆栈:

1:迹线+ GND平面(但大多数迹线)
2:迹线+ VCC平面
3:迹线+ GND平面
4:迹线+ GND平面(但大多数迹线)

这听起来像一个好主意吗?
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#1开: 7月22日,2020年,07:41:51 AM»
是的,那个's a typical stackup.
作为一般的SMD路由规则,您可以尝试和路由顶层中可以的所有内容,然后其余的是接地和电源。 MISC迹线展开底层。
这里有4层是一种奢侈品,但正如你所说,所需的追踪制造服务需要更严格的迹线宽度公差。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#2开: 7月22日,2020年,08:16:08 AM»
是的,堆叠很好,有时你可以切换GND和VCC平面,所以第2层是GND,但在你的情况下它会't matter.

我会说保持内层清晰,所以你有一个连续的GND + VCC平面,顶部的主要信号以及其他人'T适合底部,但尝试保留所有时钟,电源等"sensitive signals"如果可以的话,到顶部。

如果您有GND的顶部和底部填充,请确保将足够的通道放下足够的通孔将平面缝合在一起,唐'虽然和他们一起去疯狂和胡椒!

I'已经完成了这一年,我的大部分生产板都罚款并通过了EMC(我最常说,因为那些人​​被允许完成,但是's another story!).
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#3开: 7月22日,2020年,08:24:29»
更好的堆叠将是:
1 - 迹线+地面填充
2 - 实线平面,没有痕迹
3 - 痕迹+地面填充
4 - 痕迹+地面填充
您希望至少一个完全稳定的平面,因为否则您需要分析整个板上的缝合,以确保没有无意的插槽。
电源平面在4层上毫无用处,通过将大值的MLCC直接放置在每个IC上的每个电源引脚下方,最好地完成去耦。
在4层板上,平面非常遥远,所以缝合非常重要!通过电源平面,在每个拼接点处需要电容器,并且由于通孔到电容器的距离而非常不完全。
« 上次编辑:2020年7月22日,08:35:47 owo »
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#4开: 7月22日,2020年7月22日,10:26:28»
更好的堆叠将是:
1 - 迹线+地面填充
2 - 实线平面,没有痕迹
3 - 痕迹+地面填充
4 - 痕迹+地面填充
您希望至少一个完全稳定的平面,因为否则您需要分析整个板上的缝合,以确保没有无意的插槽。
电源平面在4层上毫无用处,通过将大值的MLCC直接放置在每个IC上的每个电源引脚下方,最好地完成去耦。
在4层板上,平面非常遥远,所以缝合非常重要!通过电源平面,在每个拼接点处需要电容器,并且由于通孔到电容器的距离而非常不完全。

在OP运行并更改它之前,请查看owo'S的档案文本说"RF Engineer"  ; D.
op isn.'甚至甚至远程接近需要这样的东西。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#5: 7月22日,2020年7月22日,10:42:16 AM»
感谢大家的详细和有助于的回复  :)

引用
使用电源平面,您需要在每个拼接点处需要电容器
这是什么理论呢?

引用
op isn.'甚至甚至远程接近需要这样的东西。
哈哈,是的。最高频率是图像传感器的24MHz输入时钟。

引用
电力飞机在4层上毫无用处
我不'还知道,但我可以想象额外的电力迹线(这是没有单独的电源平面的结果)会使顶层混乱吗?
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#6开启: 7月22日,2020年,11:01:07»
引用
使用电源平面,您需要在每个拼接点处需要电容器
这是什么理论呢?

电力飞机可以'当然,T截止地,所以需要电容器来缝合地面。
FPGA通常需要许多电源,因此您有许多电源网络到路由。您可以简单地将它们路由到电源平面所在的图层上。您可以在FPGA下的区域中使用本地VCCINT平面,但请记住它没有解耦功能(4层),您需要每个vccint球的电容器。在4层上"电力平面去耦"这里的其他人谈论这么多并不真正存在,并且在BGA下,所有的飞机都像奶酪一样 - 每个都在它中创造一个大洞,这意味着平面间电容很少。这"power plane"在FPGA下只是一些薄痕迹的网络,必须像这样对待。
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#7: 7月22日,2020年,11:30:26»
电源平面是可疑的 - 在典型的4层原型过程中,它提供了相当小的平面电容。因此,尽管是飞机,它与厚重的电源迹线类似。无论如何,您需要绕过帽。随着owo演示,在平面问题(右下方),它'由普通和isn刺穿't much of a "plane" anyway.

因此,将电源作为厚的迹线,或当地填充更容易的填充,让您在同一层中留下更多的路由机会't need to "waste"一个完整的电力填充层。

例如,如果FPGA的一个边缘没有电源引脚,则可以使用部分填充物"power"图层,然后使用相同的层来从侧面的销钉路由,没有电源引脚。

尝试在3层上执行所有路由(信号和电源),以便您可以为完整的GND平面留下一层。如果您实际上必须有4层进行路由,则仅在该层上执行短路,因此地面填充没有大的间隙。只有小间隙意味着缝合是非​​关键的。然后,其余3层可以装满迹线。

这个"full ground"图层通常会在顶层旁边。所以这将是你的"I'除非我觉得我要欺骗,否则不碰到这一点,然后我'll touch it 只是一点点" layer.

最后记得,更多的层意味着一切都应该变得更容易。通过双层设计,您可能会真正努力获得良好的回程循环。有4层,如果你可以将一层献给全部GND,那就是你'T需要思考这么多,您始终可以通过通孔访问最佳路径;而且你仍然有3层来做任何路线,其中2个aren'甚至是顶层组件放置的阻碍。这应该允许相当复杂的路由工作。
« 上次编辑:2020年7月22日,11:37:51 AM由Siwastaja »
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#8开: 2020年7月22日,01:08:32 PM»
哇,说真的,这是如此乐于助人!

我昨天尝试过了关键路径,它看起来很糟糕(可能也有一些组件放置问题)所以我以为我需要一些帮助这个和联合国路由一切。

我想我现在可以开始第二种方法  :phew:
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#9: 7月22日,2020年,04:40:39»
OP-AMPS的双电源呢?更好地将一层献给每个轨道?或者只是用痕迹做电源层?或者是其他东西?甚至是否有任何潜在的优势,可以为音频这样的东西做一个4层板? (如果是的话,就性能和噪声拒绝而言,最好的堆叠?)
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#10: 7月22日,2020年,06:48:40»
OP-AMPS的双电源呢?更好地将一层献给每个轨道?或者只是用痕迹做电源层?或者是其他东西?甚至是否有任何潜在的优势,可以为音频这样的东西做一个4层板? (如果是的话,就性能和噪声拒绝而言,最好的堆叠?)

模拟音频在双层板上很容易完成,底部接地平面和顶部迹线。轨道只是迹线,但零件放置有助于确保您的电源跟踪路由是合理的。根据需要肯定会跳转到迹线的底层。

对于带有模拟和数字的ADC / DAC板的东西,四层可以让您的生活更轻松。顶部和底部用于迹线,层2是接地平面,层3是电力。对于您的电源层,您可以为您需要的轨道倾斜。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#11开: 7月22日,2020年,08:14:53 PM»
对此的任何意见?尖端&技巧非常感谢。

没有地面飞机。第1,3和4层上的痕迹。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#12: 7月22日,2020年,09:40:50 PM»
OP-AMPS的双电源呢?更好地将一层献给每个轨道?或者只是用痕迹做电源层?或者是其他东西?甚至是否有任何潜在的优势,可以为音频这样的东西做一个4层板? (如果是的话,就性能和噪声拒绝而言,最好的堆叠?)

模拟音频在双层板上很容易完成,底部接地平面和顶部迹线。轨道只是迹线,但零件放置有助于确保您的电源跟踪路由是合理的。根据需要肯定会跳转到迹线的底层。

对于带有模拟和数字的ADC / DAC板的东西,四层可以让您的生活更轻松。顶部和底部用于迹线,层2是接地平面,层3是电力。对于您的电源层,您可以为您需要的轨道倾斜。
好的酷,谢谢!你所描述的2层几乎是我一直在做什么。如果/当我像你这样做的混合板时,我会记住这一点。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#13开启: 7月22日,2020年,晚上10:59:08»
嗯,最高频率约为100-400MHz,也许更多,取决于PIN驱动器的转换速率。

最大频率不是给定信号的基本频率,它由边缘的立风管定义。

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#14: 7月23日,2020年,02:33:22»
引用
使用电源平面,您需要在每个拼接点处需要电容器
这是什么理论呢?

电力飞机可以'当然,T截止地,所以需要电容器来缝合地面。
FPGA通常需要许多电源,因此您有许多电源网络到路由。您可以简单地将它们路由到电源平面所在的图层上。您可以在FPGA下的区域中使用本地VCCINT平面,但请记住它没有解耦功能(4层),您需要每个vccint球的电容器。在4层上"电力平面去耦"这里的其他人谈论这么多并不真正存在,并且在BGA下,所有的飞机都像奶酪一样 - 每个都在它中创造一个大洞,这意味着平面间电容很少。这"power plane"在FPGA下只是一些薄痕迹的网络,必须像这样对待。

这个is a tiny piss-ant FPGA, it hardly needs belt'n'braces decoupling.
官方格子建议:
//www.latticesemi.com/-/media/LatticeSemi/Documents/ApplicationNotes/PT/PowerDecouplingandBypassFilteringforProgrammableDevices.ashx?document_id=8374
0.1uf每个设备引脚+附近的散装1UF / 10UF。
芯片仅在单轨上有2个VCC电源引脚。
这个is bread and butter stuff, no need to consider anything fancy at all.
I'D为整个芯片有一个1UF旁路盖子。也许是IO电源引脚的第二个。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#15: 7月23日,2020年7月23日,02:35:04»
对此的任何意见?尖端&技巧非常感谢。
没有地面飞机。第1,3和4层上的痕迹。

那些绕过帽都错了。痕迹太长了。它'像你把它们放在芯片周围的错误旋转中,然后刚刚被路由他们'是它所说的。
编辑:哎呀,我误以为FPGA的图像传感器。 FPGA是QFP,图像传感器是BGA。所以我在谈论这里的图像传感器旁路帽。

我可能会录制第二频道视频查看此内容,因为我认为这种布局可能会导致一些良好的讨论。
« 上次编辑:7月23日,2020年7月23日,02:41:45 eEvlog »
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#16开: 7月23日,2020年,08:48:11 AM»
引用
那些绕过帽都错了。痕迹太长了。
谢谢你。现在再次看它我注意到这些痕迹确实很长,并且放置是坏的。

I'll try that again.

引用
这个is a tiny piss-ant FPGA, it hardly needs belt'n'braces decoupling.
是的,它's一个晶格machxo2-1200。

引用
0.1uf每个设备引脚+附近的散装1UF / 10UF。
好的,我忘了1uf。

引用
最大频率不是给定信号的基本频率,它由边缘的立风管定义。
我几乎忘了那个。在另一个帖子之前,我被告知了同样的声明。此外,FPGA的快速上升时间可能导致接收器侧的一些问题(例如图像传感器)。
一个提到的解决方案是为每个引脚使用铁氧体珠(如果我记得正确)。我不'知道这是否真的必要。
« 上次编辑:2020年7月23日,08:56:33 AM由Sofpg »
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#17开: 7月23日,2020年,02:21:04 PM»
铁氧体珠子短,板载信号't so important. 可能是虽然可以是一个非常好的主意。 甚至超过50厘米的薄板SPI均可在信号质量上找到问题。  YMMV.

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#18开启: 7月23日,2020年,06:03:03 PM»
I'D更改为较小的被动壳体大小。那些0805还是什么?图像传感器/ FPGA部件与其去耦盖之间的差异巨大。如果可以处理焊接小芯片,您可以肯定会处理焊接0402帽。然后你可以让它们更近,右边的别针。较大的零件通常不'T Fit Close,Forcing您要更长的路由,这对电力完整性不好,并且还浪费了路由空间并使路由更加困难。

更平衡的部件尺寸(即,使用小型ICS的小型自动激活)使得布局工作更容易,结果也会更好。

使用最大的C是每个引脚的最小封装,请勿添加另一个陶瓷"bulk"。如果您想要额外的批量,那么使用相当大的高ESR类型,如钽或电解。
« 上次编辑:7月23日,2020年,06:06:19 PM由Siwastaja »
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#19: 7月23日,2020年,09:57:56 PM»
是的,那些是0805帽(和电阻)。我开始设计自己的PCB的时间我买了一堆0805个组件,我真的不是'想要浪费他们。

引用
较大的零件通常不'T Fit Close,Forcing您要更长的路由,这对电力完整性不好
我不'关于PCB设计理论的知之甚少,但我很难想象2mm较短的痕迹(最多)会产生剧烈的差异。

引用
不要添加另一个陶瓷"bulk"。如果您想要额外的批量,那么使用相当大的高ESR类型,如钽或电解。
好的,谢谢你的提示。你有关于为什么的信息吗?
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#20开: 7月24日,2020年7月24日,02:35:54»
我用布局评论拍摄了一个视频,现在编辑......
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#21开: 7月24日,2020年7月24日,06:03:20»
视频只是为了你!

 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#22: 7月24日,2020年,07:00:13»
是的,那些是0805帽(和电阻)。我开始设计自己的PCB的时间我买了一堆0805个组件,我真的不是'想要浪费他们。

您在FPGA和图像传感器中设计,范围为10美元,您担心字面为0.001份?

大学教师'担心,您将最终在原型设计和项目中使用0805件,其中大小写的尺寸有意义。

帮自己一个忙,买一个0402章的大包<= 5V电源去耦,您将使用它们 在每个项目中 。 0.1uf是古典选择,但我'd建议获得更大的值,它不起作用'T伤害,如果您有一些具有高边缘速率的IOS切换的特殊情况,可能会有所帮助;或者,如果您想满足某些数据表的较高总电容建议,而不使用多个不同的值并行。与常见的误别相反,没有缺点,越来越大't make it a "较低频率电容器",高频下的去耦能力仅由壳体尺寸定义,越越好。当您走出如此高的C值时,它才会变得更糟。部分不再有小案例大小。

引用
我不'关于PCB设计理论的知之甚少,但我很难想象2mm较短的痕迹(最多)会产生剧烈的差异。

好吧,很可能不是那么多。粘合线也增加了1-2毫米,因此有片上的去耦。它可能很好。但是,考虑一下,芯片旨在在内部拆下大约100MHz以上,以应对不可避免的〜5mm环路区域(键盘,电容器封装尺寸,路由到该帽)。现在,如果您添加2 * 2mm制造商并没有'T期望,芯片设计与芯片一起使用的电感几乎翻了一番。

我会妥善完成,删除或减少未知数。无论如何你都必须调试事情'如果您可以信任电源,则更容易。 FPGA和图像传感器可能比某些PIC微控制器具有更高的边缘速率,因此去耦更为关键。

如果进一步使用较大的部件 您的设计,我将接受减少的权力完整性作为权衡;也许是一个愚蠢的,但无论如何,权衡。但我的观点是,使用更靠近彼此的较小部件将使您的路由实际上 更轻松,留下更多空间来路由信号,所以它'一个双赢。唯一的缺点是令人手机,但看到你期望能够焊接小型俯仰图像传感器和大针数QFP FPGA,0402被动是完全蛋糕。

引用
引用
不要添加另一个陶瓷"bulk"。如果您想要额外的批量,那么使用相当大的高ESR类型,如钽或电解。
好的,谢谢你的提示。你有关于为什么的信息吗?

为了避免高Q系数电容器的不同值之间的共振,并且嗯,因为没有任何好处,但增加了复杂性(并在BOM中添加了线)。看到最近的线程 //www.terragaze.com/forum/projects/power-decoupling-myths/

如果要确保满足总电容要求,则只需增加C.例如,如果制造商推荐10X 0.1UF + 1x1UF =总共2UF,而是使用10x0.22uf或10x0.47uf甚至10x1uf。在最小的情况下,您可以获得它们在高频上表现良好。现在,您满足电容的要求,电感比在相当随机的地方放置大电容(他们从未在附近指定 哪个别针 你应该把那个大帽子拿出),你避免帽子之间的共振,你节省了一个组件,一些董事会区域和BOM线!
« 上次编辑:2020年7月24日,07:01:55 AM由Siwastaja »
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#23开: 7月24日,2020年7月24日,08:57:23»
引用
视频只是为了你!
太感谢了!我能't believe that's actually happening  ; D.

这个helps me tremendously as I am just starting to get into more serious PCB layouts.

 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#24开: 7月24日,2020年,11:57:13 PM»
是的,那些是0805帽(和电阻)。我开始设计自己的PCB的时间我买了一堆0805个组件,我真的不是'想要浪费他们。

您在FPGA和图像传感器中设计,范围为10美元,您担心字面为0.001份?
大学教师'担心,您将最终在原型设计和项目中使用0805件,其中大小写的尺寸有意义。
帮自己一个忙,买一个0402章的大包<= 5V电源去耦,您将使用它们 在每个项目中 .

不是如此伟大的毯子想法。 0402.'双手和机器更难放置和检查。
0402是您必须拥有0402个特定装配机的尺寸(具有良好的收益率),这通常可以排除大量更便宜的装配房屋,更便宜的较旧的生产线,后院运营商等。
I'如果必须使用0402,请使用密度原因。 0603和0805为其他一切。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#25 on: 2012年7月24日,晚上11:58:14»
引用
视频只是为了你!
太感谢了!我能't believe that's actually happening  ; D.
这个helps me tremendously as I am just starting to get into more serious PCB layouts.

乐意效劳。谢谢你的例子。
我也有很多其他的PCB布局视频。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#26: 7月25日,2020年,12:31:07»
对此的任何意见?尖端&技巧非常感谢。
没有地面飞机。第1,3和4层上的痕迹。

那些绕过帽都错了。痕迹太长了。它'像你把它们放在芯片周围的错误旋转中,然后刚刚被路由他们'是它所说的。
编辑:哎呀,我误以为FPGA的图像传感器。 FPGA是QFP,图像传感器是BGA。所以我在谈论这里的图像传感器旁路帽。

我可能会录制第二频道视频查看此内容,因为我认为这种布局可能会导致一些良好的讨论。

我经常使用临时网表的位置开始布局,其中旁路盖连接到正确的引脚但是
没有连接到电源,这种方式更容易从旁路帽应该是的

 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#27: 7月25日,2020年,06:10:42»
不是如此伟大的毯子想法。 0402.'双手和机器更难放置和检查。
0402是您必须拥有0402个特定装配机的尺寸(具有良好的收益率),这通常可以排除大量更便宜的装配房屋,更便宜的较旧的生产线,后院运营商等。
I'如果必须使用0402,请使用密度原因。 0603和0805为其他一切。

这个advice is from 2005, maybe 2010.

今天,你会努力寻找一个装配房子,其中有任何问题的件0402。如果你确实找到了这样的话(例如:非常大规模的中国工厂专门从事非常低的技术,大数字制造),它们肯定可以'T放置FPGA或图像传感器,因此点是完全没有实用的。

我默认使用0402,这包括搭配镊子和家庭回流。

如今0201是"decision point"这可能限制FAR的选择,并防止使用一些最便宜的选择,如0402是十年前。

再次,布局明智'使用被动尺寸是重要的,使得两个设备引脚之间连接的无源不跨越10个设备引脚的宽度,阻挡所有附近的路由。不仅可以最小化循环,还可以简化路由工作。

0201对于0.5mm的音高设备将是最佳的,您可以在两个引脚旁边放置在两个引脚旁边,而不会为其他路由产生任何障碍,但是0201从廉价的装配视点中有点棘手,而且iffy为0402。

像FPGA和高引脚计数的许多设备很容易需要每15-20销0.5mm QFP的旁路盖。如果您在此使用0805,则旁路帽沿边缘占用所有空间,并且您需要将几乎所有IO通过通孔路由到其他图层,因为顶层被阻止。或者您需要将旁路盖放置在底层上,当0402帽只在引脚旁边时,额外的装配步进。
« 上次编辑:2020年7月25日,06:19:38 AM由Siwastaja »
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#28 on: 7月25日,2020年,07:52:36»
刚看到视频。 :-)

是USB / UART转换器的CH340吗?
我会使用FT230x。
不仅适用于较小的包裹并摆脱水晶,还要用于质量。
或者,也许CP2102N。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#29开: 7月25日,2020年,10:01:21 AM»
来自德国的问候,
你能上传原理图吗?我会试一试。

哦,一般:
小论坛 - 布局比赛怎么样?

Dave定义了组件并上传示意图。然后每个人都可以尝试和之后讨论它。哦,有可能定义不同的设计目标。一个可以优化面积,价格,较低的裁员,手势,...
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#30: 7月25日,2020年,03:27:38 PM»
不是如此伟大的毯子想法。 0402.'双手和机器更难放置和检查。
0402是您必须拥有0402个特定装配机的尺寸(具有良好的收益率),这通常可以排除大量更便宜的装配房屋,更便宜的较旧的生产线,后院运营商等。
I'如果必须使用0402,请使用密度原因。 0603和0805为其他一切。

如果您正在设计大规模制造,您可能没有巨大的选择 - 我在过去几年中发现了,即使0603也变得昂贵,因为制造商专注于较小的包装,使0603更难获得。如果您使用1206个RESISTER进行电源/电压要求,这将是非常明显的。
两件事是无限的:宇宙和人类的愚蠢;和我'我不确定宇宙。 - 艾尔伯特爱因斯坦
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#31开: 2020年7月25日,09:25:33 PM»
引用
是USB / UART转换器的CH340吗?
是的。

引用
不仅适用于较小的包裹并摆脱水晶,还要用于质量。
CH340系列还有其他变体也没有'需要一个外部水晶。不太确定你的意思"quality"。 CH340 IC用于编程的大量Arduino克隆(所以至少有某种可靠性)。

我正在使用CH340G变体,因为我躺在周围,我不'如果真的没有点,那么要购买新的IC"Nice to Have".

引用
来自德国的问候,
你好 :)

引用
你能上传原理图吗?
不幸的是,我正在使用沃尔蒂电子'S的Altium Libraries为一些部分,我不'知道我是否被允许重新分发它们。

如果我正在考虑每小时雇用专家PCB设计师的费用是多少,以帮助您使用PCB项目(其实我不'知道但它可能是几百美元)它变得更加明显,视频来自Dave的视频有多少价值(对我来说)!
« 最后编辑:7月25日,2020年7月25日,09:31:49由SOFPG »
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#32开启: 7月25日,2020年,晚上10:20:07»
引用
不幸的是,我正在使用沃尔蒂电子'S的Altium Libraries为一些部分,我不'知道我是否被允许重新分发它们。

好的,但原理图的屏幕截图也会有所帮助。我只想尝试这个板可以优化多少,如果它可以作为2层板完成。
一个点戴夫没有讨论是DCDC,该区域的痕迹看起来有点太薄。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#33开: 7月26日,2020年,02:06:17 AM»
不是如此伟大的毯子想法。 0402.'双手和机器更难放置和检查。
0402是您必须拥有0402个特定装配机的尺寸(具有良好的收益率),这通常可以排除大量更便宜的装配房屋,更便宜的较旧的生产线,后院运营商等。
I'如果必须使用0402,请使用密度原因。 0603和0805为其他一切。
现在绝对不是真的。也许这是十年前的,就像上面说过,但是这些日子0402是几乎到处的默认大小,除非其他包是一个原因或另一个原因所必需的。和200美元立体声显微镜使得手动放置这些非问题,除非您真正摇摇欲坠。我甚至手动地焊接0201s,甚至是它'S的皮塔饼与0402相比,它们具有一些重要的优点,使它们在某些情况下使其不可或缺。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#34开: 2020年7月26日,02:13:56»
OP:记住此一次,对于所有时间 - 4层板有两个信号层,而不是三个或四个。在捏的电源平面层上可以蜿蜒慢慢跟踪,但否则这两个应该单独留出电源/地面。
另外 - 让你找到优先事项。首先,你首先放置一切,然后首先将重要迹线路由到重要的痕迹,而且电源永远不会是一个重要的迹象(因为你有电力/地面飞机,所以所有所需要的是丢弃一个通孔,而且你'重做)。旁路帽必须像胆敢一样小,并且尽可能靠近电源引脚。这些帽的电容值并不重要,包装尺寸是一切!
0402可在LCSC购买100-10美元的10K组件,因此它们有效地自由。
« 上次编辑:2020年7月26日,02:33:33 ASMI »
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#35开启: 2020年7月26日,03:28:34»
更好的堆叠将是:
1 - 迹线+地面填充
2 - 实线平面,没有痕迹
3 - 痕迹+地面填充
4 - 痕迹+地面填充
您希望至少一个完全稳定的平面,因为否则您需要分析整个板上的缝合,以确保没有无意的插槽。
电源平面在4层上毫无用处,通过将大值的MLCC直接放置在每个IC上的每个电源引脚下方,最好地完成去耦。
在4层板上,平面非常遥远,所以缝合非常重要!通过电源平面,在每个拼接点处需要电容器,并且由于通孔到电容器的距离而非常不完全。

在OP运行并更改它之前,请查看owo'S的档案文本说"RF Engineer"  ; D.
op isn.'甚至甚至远程接近需要这样的东西。


你绝对不正确。  The words "buck converter" in Owo'帖子应该是线索。
大学教师'不劝阻人们通过在你不是的东西中作为专家宣传做某事的正确方法。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#36开启: 7月26日,2020年,05:15:03»
不是如此伟大的毯子想法。 0402.'双手和机器更难放置和检查。
0402是您必须拥有0402个特定装配机的尺寸(具有良好的收益率),这通常可以排除大量更便宜的装配房屋,更便宜的较旧的生产线,后院运营商等。
I'如果必须使用0402,请使用密度原因。 0603和0805为其他一切。

I've意外购买了几次0402份 '确实很小。你打喷嚏,他们从桌子上飞走,再也不会被看见了。试图用手组装就像试图将一粒糖焊接到董事会上。 0603虽然是一个很好的尺寸,仍然是紧凑但不太小的尺寸'用镊子拿起它或看它没有放大镜的东西。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#37 on: 7月26日,2020年,08:39:22»
引用
不幸的是,我正在使用沃尔蒂电子'S的Altium Libraries为一些部分,我不'知道我是否被允许重新分发它们。

好的,但原理图的屏幕截图也会有所帮助。我只想尝试这个板可以优化多少,如果它可以作为2层板完成。
一个点戴夫没有讨论是DCDC,该区域的痕迹看起来有点太薄。

它可以完全有2层完成。但正如我所说,JLCPCB'S 2层过程不起作用'T允许缩小足够的迹线来路由BGA。

引用
0402可在LCSC购买100-10美元的10K组件,因此它们有效地自由。
每个值为5 $'听起来对我无声。此外,我没有办法'll使用10k组件。

如果它没有,为什么每个人都会疯狂大约0402个组件 真实的 difference?

P.S:我已经买了0603个LED,因为我跑出0805  ;)

引用
OP:记住此一次,对于所有时间 - 4层板有两个信号层,而不是三个或四个。
我开始纠正答案,这就是为什么我首先将它路由它。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#38 on: 7月26日,2020年,09:04:04»
首先是开关调节器是否真的需要?

Macho2消费了多少电流? 我看到相机传感器达到20mA,微控制器应该是几MA的东西,如果我猜这是FPGA的那样't吃超过100-250mA左右。

似乎你可以在董事会上用250-800ma ldo进行管理,使5V降至2.8V不会真正高效,但你真的在乎吗?你 'LL只有一半的瓦特,或者像热量一样浪费的东西......你有大量的PCB空间来消散热量。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#39开: 7月26日,2020年,09:06:48»
不,可能不是。但这是我想用这个板测试的东西之一。我计划最终使用较大的FPGA,当我从该设计开始时,我希望有一个工作的开关电源。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#40开启: 7月26日,2020年,09:23:44»
OP:记住此一次,对于所有时间 - 4层板有两个信号层,而不是三个或四个。在捏的电源平面层上可以蜿蜒慢慢跟踪,但否则这两个应该单独留出电源/地面。

真实,但otoh,如果你不'在所有路由层上需要受控阻抗,并不需要'T具有高速边缘速率,您可以将其视为三个信号层。那么你只有一对地面层的一对"right next"允许在没有大规模厚的迹线的情况下允许50-100欧姆之间的阻抗,并且信号层的2个 "lower speed"层,相应的地面层很远。但它'仍然只是毫米左右;这些"slow"然后将图层相当于您在普通旧双层设计的唯一信号层中所拥有的,当您使用一侧作为地面平面时;实际上非常好!

这3个信号层,1个接地层仍然大得多,而不是试图在所有4层上有一些聪明的路由,意外地(或有意地)切割鞋底平面。

而且它发生了,你倾向于提出各种低速控制信号,一旦你已经路由到了大部分的电路板。哦,电源启用信号!哦,那个门驱动程序启用!那个身份导致呢,我们需要更多的按钮我们完全忘记了。必须测量输入电池电压以便安全自动关闭,忘了那个。哦,那个I2C温度传感器我们完全忘了路线。

为该路由借用第三层有时是节省时间。

因此,如果预算阻止了6层板,而设计者(或初学者,在这种情况下)努力在4层板的只有2层上进行路由,我会毫不犹豫地推荐借用第三个用于路由。当然,对于关键的高速信号,可以额外肯定在这些信号旁边有一个平面(不是1mm掉),并使用计算器工具确定迹线宽度以获得所需阻抗,甚至大约大致。
« 最后编辑:7月26日,2020年7月26日,09:27:05 AM由Siwastaja »
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#41开启: 7月26日,2020年,09:37:32»
引用
0402可在LCSC购买100-10美元的10K组件,因此它们有效地自由。
每个值为5 $'听起来对我无声。此外,我没有办法'll使用10k组件。

你真的需要 一个价值 99%的旁路工作。 0402,至少100nf,最多可达1uf,x7r或至少x5r,10v是正常的。您可以只购买超过500百分之需,但100 00pcs可能会花费相同或更高1美元,这取决于。

这将是你将到处撒上的部分,无需购买许多不同的尺寸。如果您提出某些需要较大电容的IC,则可以刚刚并行放一些。您有一个简单且可预测的BOM,以及储存的最少数量的不同组件!而你不'如果您始终使用相同的部分,则忘记为项目购买旁路盖。

您的现有部分集合具有许多不同尺寸的0805份的零件不会浪费,它们对其他所有东西都很有用<= 5V IC绕过,您需要不同的大小。在这里,您需要相当低的每种尺寸,所以没有储存全卷轴。

同样,您可能想要一个"通用上拉/下拉电阻"0402 10kohm等,一"通用系列终端电阻"0402 47Ohms左右。这些是您可能最终使用相当大的数字的零件,具体取决于您在做什么。

引用
如果它没有,为什么每个人都会疯狂大约0402个组件 真实的 difference?

但它是一个 全部 差异,如仔细解释。

戴夫给出了非常过时的,因此错误的建议侧面讨论了这个讨论,并且讨论了每份零件大小,有人弹出遇到问题的人。它'毫无意义的论点;唯一能回答的人就是你自己。试试吧。给它一些好镜头。

如果你可以的话't处理0402份(最多可以),即'可以理解,但你应该给它一个镜头,因为它会让你更容易的一切,结果也会更好。您可以处理的较小部分,路由更容易给定一些最终大小约束和电气约束,以及通过解决您为您解决问题而制作设计更容易的现代化IC的较大组件,尤其是使设计更容易的组件。
« 上次编辑:7月26日,2020年7月26日,09:45:55 AM由Siwastaja »
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#42开启: 7月26日,2020年,09:44:52»
引用
但它具有很大的差异,如仔细解释。
在上一页上,你说:

引用
好吧,很可能不是那么多。

引用
我建议你不要'如果你不张贴问题'想听听答案。
我想听听答案。对不起,如果我的回复听起来很粗鲁。它只是根据您的回复。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#43开: 7月26日,2020年7月26日,09:48:17»
阅读其余的。我回答说,我希望你的布局很有可能"good enough"即使使用非优质路由的0805帽,电源完整性和EMC也明智,但是您通过做更好的工作以及更好的工作增加了利润's most important, 你让自己的生活更轻松 较小的部分,靠近。当您有QFP时,您将看到最新的最新位置,您将CAPS放在顶层上,并且您首先将这些帽子放在上限,然后开始将其余的信号路由到QFP上的其余信号!用不同的帽尺寸尝试。

关键是,您的设计不吮吸,但仍有改进的余地。因此,您可以获得关于没有超级关键的事情,但仍然有意义的评论。
« 上次编辑:2020年7月26日,10:00:30 AM由Siwastaja »
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#44 on: 7月26日,2020年,09:57:53»
谢谢,它'对我来说很难将不同人的所有不同信息一起带到一起。有些人说,0805是好的,其他人在说0402是必要的。有些人说你必须在4层板上有一个电源飞机,其他人说's not necessary.
我明白路由更容易较小的部分。我想我必须读一本关于这个的书。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#45: 2020年7月26日,10:02:11 AM»
有疑问,尝试出来。是的,它会花更多的时间,但你会得到更好的理解。

完全准确,完全不冲突的信息会很好,但它'S不可能,因为一切都没有单一正确的解决方案。一切都取决于某些东西。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#46开: 7月26日,2020年,11:12:10»
因此,如果预算阻止了6层板,而设计者(或初学者,在这种情况下)努力在4层板的只有2层上进行路由,我会毫不犹豫地推荐借用第三个用于路由。

是的,这很常见。与其他图层相同,如6到8,8到10等。只需在电源平面层上奠定了哪些信号,然后填充平面作为最后一步。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#47开启: 7月26日,2020年,11:15:03»
谢谢,它'对我来说很难将不同人的所有不同信息一起带到一起。有些人说,0805是好的,其他人在说0402是必要的。

任何代表你需要0402旁路帽的人都不是实用的,这是令人明显的建议。

引用
有些人说你必须在4层板上有一个电源飞机,其他人说's not necessary.

再次,没有必要的设计。但是没有必要在这种设计中路线电源平面上的信号,您有大量的房间。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#48开启: 7月26日,2020年,11:18:00»
戴夫给了非常过时的,因此错误的建议侧面讨论

我建议的哪一部分是什么"outdated and wrong"?
不需要0402为此设计。 0805 Bypass Caps将正常工作。一世'D押注它的一大笔资金。
I'm not saying don't use 0402 parts, I'我只是说你 大学教师't have to.
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#49: 7月26日,2020年,11:19:35»
首先是开关调节器是否真的需要?
Macho2消费了多少电流? 我看到相机传感器达到20mA,微控制器应该是几MA的东西,如果我猜这是FPGA的那样't吃超过100-250mA左右。
似乎你可以在董事会上用250-800ma ldo进行管理,使5V降至2.8V不会真正高效,但你真的在乎吗?你 'LL只有一半的瓦特,或者像热量一样浪费的东西......你有大量的PCB空间来消散热量。

是的,我也会质疑这一点。
编辑:啊,阅读你的回复。很公平。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#50开: 7月26日,2020年,11:36:00»
戴夫注意到了为什么在PCB上放置大晶。实际上我现在正在设计一个pcb(几乎)一切都是smd。试图尽可能地致密。

但我没有找到4,096MHz Crystal的常规低调一个。也许sofpg没有'T也是如此。也许大小取决于频率。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#51开启: 7月26日,2020年,11:42:54»
但我没有找到4,096MHz Crystal的常规低调一个。也许sofpg没有'T也是如此。也许大小取决于频率。

波传播速度是给定材料的给定常数,并且对特定的工艺公差给出了反射的时间,因此材料越大,在给定的一定时间反弹整个材料的总时间越长,从而降低频率。

因此,对于给定的技术平台,公差和成本约束,可以使晶体越小越小,晶体越高。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#52开启: 7月26日,2020年,下午12:00:04»
戴夫给了非常过时的,因此错误的建议侧面讨论

我建议的哪一部分是什么"outdated and wrong"?

索赔大会花费更多,或者你需要找到一个特定的装配房子来完成这项工作,是错误的。这不是这种情况,还没有,避风港'多年来。显然,1000美元DIY P.&P机器可能会有问题可靠地进行问题,但是相同的机器与甚至可靠地进行0603或0.5mm QFP,或者在没有毛刺的情况下工作,所以非常无用。

声明,0402在原型中难以本身是不对的,因为大多数人都处理(许多初学者),特别是年轻人,在初始冲击后绝对没有问题;它'高度个人。有人需要忽略这个特定事项的互联网评论,诚实地尝试在决定自己之前。

显然,你是正确的 能够 用0805做这项工作。您可以使用1206甚至是光盘陶瓷,非常可能。您还可以使用01005零件进行。 0805是"practical"在这种情况下,我几乎不同意。它'既不是一个很好的比赛。它's acceptable, yes.

正如我们已经有一个没有任何展示暂停问题的设计,就应该是显而易见的,我们正在讨论优化设计,以便未来的设计可以更好 - 更快的上市时间,降低成本,更低的成本,较大的功率完整性边距等。因此,电容器封装尺寸并不重要。我以为这是显而易见的。

即使Miniatyization ISN也倾向于还清'严格需要,因为往往不是,你是 仍然 限于某种固定的最大尺寸,并在必要的令人沮丧时节省空间"extra"搭配搭配零件,上拉/串联电阻或负载点电压调节器为其他东西节省了该空间。我的初始原型通常有许多紧密填充的模块化区域,其中包含空区域,因此我可以移动最终产品的模块化部分,而无需重新路由一半的电路板,就像我均匀地填充了最大尺寸一样组件"easy assembly". And it'典型的少数修改或添加了,所以它'很高兴有一些房地产在那一点。

是的,是的,如果我有一个巨大的D2PAK 100A FET,它旁边有1210帽 说得通;我可能需要大电容,并且元件尺寸是平衡的。

但如果我有0.5毫米的BGA,请说成像芯片或FPGA或现代MCU,我绝对不会在它旁边放置1210个帽子,也没有使用D2Pak电压调节器,为其提供3.3V的10mA,我使用最小的稳压器包,我可以在没有额外的成本/额外的斗争,目前为0.5mm的音调部件和0402的无源。
« 最后编辑:2020年7月26日,下午12:16:33由Siwastaja »
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#53开启: 7月26日,2020年,晚上12:12:18»
戴夫注意到了为什么在PCB上放置大晶。实际上我现在正在设计一个pcb(几乎)一切都是smd。试图尽可能地致密。

但我没有找到4,096MHz Crystal的常规低调一个。 Maybe soFPG didn'T也是如此。也许大小取决于频率。
然后你看起来并不难。单独的Digi-Key现在有14个不同的4.096MHz SMD水晶现货。

(请注意,戴夫没有说这是大的,他只是说这是奇怪的是它不是SMD。)
« 上次编辑:7月26日,2020年,下午12:13:57 »
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#54开启: 7月26日,2020年7月26日,01:41:00 PM»
戴夫给了非常过时的,因此错误的建议侧面讨论

我建议的哪一部分是什么"outdated and wrong"?

索赔大会花费更多,或者你需要找到一个特定的装配房子来完成这项工作,是错误的。这不是这种情况,还没有,避风港'多年来。显然,1000美元DIY P.&P机器可能会有问题可靠地进行问题,但是相同的机器与甚至可靠地进行0603或0.5mm QFP,或者在没有毛刺的情况下工作,所以非常无用。

我知道 事实 那个手工组装的地方(对小或快速转弯的非常有用)通常为0402收取更多费用'因为它们更加虚弱。
我也知道了 事实 由于更大的损失率,许多装配房屋将要求更多备用0402零件。
我也知道了 事实 许多装配房屋将有较旧的线路可以做0402'S但它们达到了0603及以上的更高损失目标。

只是因为 you are not dealing with these places does not mean they do not exist.

引用
索赔0402在原型中难以 is not wrong per se

讨论完毕。

引用
显然,你是正确的 能够 用0805做这项工作。您可以使用1206甚至是光盘陶瓷,非常可能。您还可以使用01005零件进行。 0805是"practical"在这种情况下,我几乎不同意。它'既不是一个很好的比赛。它's acceptable, yes.

很高兴你同意。

引用
正如我们已经有一个没有任何展示暂停问题的设计,就应该是显而易见的,我们正在讨论优化设计,以便未来的设计可以更好 - 更快的上市时间,降低成本,更低的成本,较大的功率完整性边距等。因此,电容器封装尺寸并不重要。我以为这是显而易见的。

这很明显。

引用
但如果我有0.5毫米的BGA,请说成像芯片或FPGA或现代MCU,我绝对不会在它旁边放置1210个帽子,也没有使用D2Pak电压调节器,为其提供3.3V的10mA,我使用最小的稳压器包,我可以在没有额外的成本/额外的斗争,目前为0.5mm的音调部件和0402的无源。

0.5mm间距BGA 是必须的 出于技术原因。匹配微小尺寸0402帽 未必 出于技术原因要求。如果你不'T有必要的技术原因,您只想使用0402"just because"然后敲开自己。但是不要't say it's wrong or "outdated"在这种情况下使用较大的部件,无论如何都没有过时的技术要求这样做。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#55 on: 7月26日,2020年,02:00:10 PM»
有几年前,为了一个董事会缩小,我们将传统的6 MHz水晶从EPSON中取代6 x 3 mm,可以通过一个小于4 MHz Murata陶瓷谐振器。这些通常比他们的规格更好,并且适用于许多应用。我记得在我的研究中,我还发现了一家瑞士公司,提供了非常小的4 MHz晶体(真晶体),具有不同的共振模式,但这是一种特种产品和昂贵的比较。

问候,节食
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#56开启: 7月26日,2020年,02:01:44»
我知道 事实 那个手工组装的地方(对小或快速转弯的非常有用)通常为0402收取更多费用'因为它们更加虚弱。
我也知道了 事实 由于更大的损失率,许多装配房屋将要求更多备用0402零件。
我也知道了 事实 许多装配房屋将有较旧的线路可以做0402'S但它们达到了0603及以上的更高损失目标。

只是因为 you are not dealing with these places does not mean they do not exist.
简单。只是不要'用这些古老的地方,所以他们会升级或死亡。还有很多其他人't do this shit.
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#57开启: 7月26日,2020年,02:07:44 PM»
真实,但otoh,如果你不'在所有路由层上需要受控阻抗,并不需要'T具有高速边缘速率,您可以将其视为三个信号层。那么你只有一对地面层的一对"right next"允许在没有大规模厚的迹线的情况下允许50-100欧姆之间的阻抗,并且信号层的2个 "lower speed"层,相应的地面层很远。但它'仍然只是毫米左右;这些"slow"然后将图层相当于您在普通旧双层设计的唯一信号层中所拥有的,当您使用一侧作为地面平面时;实际上非常好!

这3个信号层,1个接地层仍然大得多,而不是试图在所有4层上有一些聪明的路由,意外地(或有意地)切割鞋底平面。
该方法的问题不仅是缺乏地面平面,而且还靠近第3层和第4层(预浸料坯通常非常薄),这导致宽边耦合并因此严重串扰。特别是因为FPGA IO细胞通常具有非常锋利的边缘(因为它们被设计为高速)。
此外,由于OP表示这个项目是高端设计的测试场所,它'最好学习从GOT开始的正确方式做事。为高速做这个狗屎会咬你,没有时间平坦。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#58开启: 2020年7月26日,02:33:04 PM»
戴夫注意到了为什么在PCB上放置大晶。实际上我现在正在设计一个pcb(几乎)一切都是smd。试图尽可能地致密。
但我没有找到4,096MHz Crystal的常规低调一个。 Maybe soFPG didn'T也是如此。也许大小取决于频率。
然后你看起来并不难。单独的Digi-Key现在有14个不同的4.096MHz SMD水晶现货。
(请注意,戴夫没有说这是大的,他只是说这是奇怪的是它不是SMD。)

在这里,他们都需要相同的足迹面积: //www.digikey.com/products/en/crystals-oscillators-resonators/crystals/171?k=&pkeyword=&sv=0&sf=0&FV=69%7C409393%2Cmu4.096MHz%7C2150%2C-8%7C171&quantity=&ColumnSort=0&page=1&stock=1&pageSize=25

所以Blueskull有真相;频率限制大小:
波传播速度是给定材料的给定常数,并且对特定的工艺公差给出了反射的时间,因此材料越大,在给定的一定时间反弹整个材料的总时间越长,从而降低频率。

因此,对于给定的技术平台,公差和成本约束,可以使晶体越小越小,晶体越高。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#59开启: 7月26日,2020年,05:19:03 PM»
我在甚至更小的包装中找不到手表晶体的问题...... :popcorn:

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#60开启: 7月26日,2020年,06:02:42 PM»
戴夫注意到了为什么在PCB上放置大晶。实际上我现在正在设计一个pcb(几乎)一切都是smd。试图尽可能地致密。
但我没有找到4,096MHz Crystal的常规低调一个。 Maybe soFPG didn'T也是如此。也许大小取决于频率。
然后你看起来并不难。单独的Digi-Key现在有14个不同的4.096MHz SMD水晶现货。
(请注意,戴夫没有说这是大的,他只是说这是奇怪的是它不是SMD。)

在这里,他们都需要相同的足迹面积: //www.digikey.com/products/en/crystals-oscillators-resonators/crystals/171?k=&pkeyword=&sv=0&sf=0&FV=69%7C409393%2Cmu4.096MHz%7C2150%2C-8%7C171&quantity=&ColumnSort=0&page=1&stock=1&pageSize=25

所以Blueskull有真相;频率限制大小:
波传播速度是给定材料的给定常数,并且对特定的工艺公差给出了反射的时间,因此材料越大,在给定的一定时间反弹整个材料的总时间越长,从而降低频率。

因此,对于给定的技术平台,公差和成本约束,可以使晶体越小越小,晶体越高。
正如我在我的回复中所说的那样: 戴夫没有评论水晶的大小。 他评论它是通过洞,而不是smd。 SMD≠较小!!! (SMD往往较小,但这不是必需的。)
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#61开启: 7月26日,2020年,06:18:53 PM»
正如我在我的回复中所说的那样: 戴夫没有评论水晶的大小。 他评论它是通过洞,而不是smd。 SMD≠较小!!! (SMD往往较小,但这不是必需的。)
我会补充一点,在大多数情况下,晶体可以用MEMS振荡器代替,这些振荡器要小得多,因此它们的较高价格将被PCB区域节省在紧密的设计中抵消。对于6 +层板来说,这尤其如此,因为它们的尺寸增加了昂贵,因此有强烈的动力将事物包装尽可能紧张。在较大包装上选择0402的另一个原因 :horse:
« 上次编辑:7月26日,2020年,06:26:15 Asmi »
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#62开启: 2020年7月26日,09:46:53»
It'已经几年了,除了戴夫说的话:

如果这些电容器是MLCC并且它们位于板的边缘,则它们面临在处理过程中破裂的风险,特别是如果板被夹在塑料成型中。
从边缘移动它们并垂直于最可能的弯曲方向更好。

在右边的33个IC上方的盖子/电阻 - 赫克斯在那里发生了什么?
如果您必须穿过组件垫的中间(并且您经常不在此板上),您的轨道将经过太靠近的相对网垫。然后至少穿过中间。

我猜我们都期待着考虑所有评论后的下一个版本。


mat
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#63开启: 7月27日,2020年,12:08:08»
我知道 事实 那个手工组装的地方(对小或快速转弯的非常有用)通常为0402收取更多费用'因为它们更加虚弱。
我也知道了 事实 由于更大的损失率,许多装配房屋将要求更多备用0402零件。
我也知道了 事实 许多装配房屋将有较旧的线路可以做0402'S但它们达到了0603及以上的更高损失目标。
只是因为 you are not dealing with these places does not mean they do not exist.
简单。只是不要'用这些古老的地方,所以他们会升级或死亡。还有很多其他人't do this shit.

古老的?
你知道,即使是最现代的PNP机器也有一个有0402阈值的头部,对吧?
//www.hawkerrichardson.com.au/images/resources/Electronic_Production_Equipment/Surface_Mount_Machines/SEBMB16400-00_ZTAR_E.pdf
可能已经为较大的组件头等设置了某些线路。
因为这些机器是巨大的投资,所以仍有大量的较旧机器,可能为大于0402的零件提供更好的收益率。
至少它's potentially 需要考虑的事情.

并且什么都没有"ancient"关于短跑的手提装配。

再次,如果您没有技术或其他要求0402,为什么要这样做?"Just because"?好的,敲开自己。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#64开: 7月27日,2020年7月27日,02:20:55»
再次问候。所以我试一试。 我只需要一层痕迹。层2是GND,2V8中的第3层。
是的,对我没有长匹配但是......整个PCB是2" x 1"大,来自图像传感器的痕迹是 <<5 cm which is <200 PS。相比之下,时钟最大24 MHz。
除了1UF(0805),两个22UF(0805)和电感器(1210)外,所有被动都是0603。晶体现在是SMD 3.2mm x 2.5mm。
非常薄的迹线仅在必要时使用。

德国/巴伐利亚晚安。
« 上次编辑:7月27日,2020年,02:26:58 am by-gb- »
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#65开启: 7月27日,2020年,03:46:31»
再次问候。所以我试一试。 我只需要一层痕迹。层2是GND,2V8中的第3层。
是的,对我没有长匹配但是......整个PCB是2" x 1"大,来自图像传感器的痕迹是 <<5 cm which is <200 PS。相比之下,时钟最大24 MHz。
除了1UF(0805),两个22UF(0805)和电感器(1210)外,所有被动都是0603。晶体现在是SMD 3.2mm x 2.5mm。
非常薄的迹线仅在必要时使用。

好功夫!

围绕着SOIC垫的长迹线,我想我会'刚刚被路由直线;添加了两个通孔,谁关心,痕量长度缩短。

我认为我会绕过绕过和普通'在略微不同的情况下,更始终如一的真正我认为 - QFN20?那里是奇妙的,很多地面和普通的帽子。 FPGA,右上销(两个不匹配的帽)有大量的通孔,比需要的更多,而是绕过并绑定到飞机。 另外四个旁路(或对)是较弱的,每次只有1-3个。

hrm,我猜它没有'尚未提到,但USB上的电视将是一个好主意 - 处理热插拔+ 5V,旁路帽可以繁殖,并且可能不是监管机构的最健康'有线连接到标题。 可以是PASS-THRU类型,包括USB对的过滤,串联电阻和上拉/下降/下降/下降/下降/下降/下降/下降/下降/下降/下降/缩小/下降/下降/下降/下降/下降/斜面。如果USB接口需要它;显然不是在这种情况下(?)),或者只是一个二极管。

当然,ESD保护和串联电阻器,应放在FPGA到头部迹线上,如果采用这种硬化程度。 也许铁氧体珠子或其他过滤器,适用于应用。 直到它成为一个数量产品,在这种情况下,这并不重要,在这种情况下,这些标题可能会消失。

几乎单层布局给出了更有趣的电位,即它可能是2层;再次弹出jlc限制,但那里还有其他和更好的工厂,来吧...... ;) 在这种情况下,2.8V可以在底部(主要是)路由点对点, 充足 旁路帽会覆盖一些东西。 应在2.8V路线结束时添加一个或两个有损散装帽,以终止PDN。 顶部和底部地面倾倒并缝合。

还有一个双层设计,我认为我可能更愿意在底部放置更多的信号,至少只是为了逃生 - 这就是顶级铜和+ 2.8V,可以更好地访问电源引脚。 添加的迹线长度是无关紧要的。

或者,或者可能是共同的,实际上:可以删除旁路帽,例如FPGA上的底部三个VCC引脚可能都可以从它们之间共享一个盖子,并且类似于顶部组。 电源涟漪只会增加(除非我'我的猜测在目前的这些芯片的猜测中非常出错了!),可以通过在I / O(USB和标题中的额外滤波外部,在外部处理。 成本优化'在生产中罕见,但如果要上来,可能会有可能。

0402s(或更小)当然也会出现在生产中,而且是的,任何人'S会收取更多才能组装更便宜的组件,他们只是唐'赢得Quote,Duh。 :-DD

另外,呃......缺乏设计师(丝绸),这使得谈论这种相当困难! :scared: (除非刚刚清楚地关闭了吗?除了不详,否'知道?,但无论如何。)

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#66开启: 7月27日,2020年,04:01:10»
可能已经为较大的组件头等设置了某些线路。
因为这些机器是巨大的投资,所以仍有大量的较旧机器,可能为大于0402的零件提供更好的收益率。
至少它's potentially 需要考虑的事情.

并且什么都没有"ancient"关于短跑的手提装配。

再次,如果您没有技术或其他要求0402,为什么要这样做?"Just because"?好的,敲开自己。

还有另一个值得考虑的因素,至少用于解耦应用程序。合理众所周知,MLCC电容器在它们跨越DC时丢失电容,并且我召回读取这在很大程度上取决于物理尺寸。物理上较小的电容器将失去比较大的电容更容易,其他一切都相同。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#67开: 7月27日,2020年,04:07:42»
再次,如果您没有技术或其他要求0402,为什么要这样做?"Just because"?好的,敲开自己。

当组件短缺达到MLCC部门时,他们在过去几年中所做的时,制造商专注于客户在卷上使用的较小部分。  0603 MLCC难以找到一段时间,从不介意1206和0805。 

事实是,比市场真正需要更多的MLCC表单因素。 0603应该只是消失。 0402占据大小,性能和成本之间的甜蜜点。

是的,任何可以的大会房子'达成0402,或者为此做出收费,也是如此'在任何情况下都值得考虑。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#68开启: 2020年7月27日,08:47:13 AM»
引用
几乎单层布局给出了更有趣的电位,即它可能是2层;再次弹出jlc限制,但那里还有其他和更好的工厂,来吧......
JLCPCB几乎是最便宜的最佳功能。唯一具有略微更好宽容的其他人是Wellpcb,但他们将为5件+昂贵的DHL运送到德国。
没原因我会'T选择4L JLCPCB 5€+ 5欧元运费。

引用
再次问候。所以我试一试。
谢谢,非常好的布局。我想我需要(很多)更多的练习。但是,我应该提到的是用于镜头的M12安装镜头,使部件的放置稍微复杂更复杂。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#69开: 7月27日,2020年,10:12:45»
引用
我想我需要(很多)更多的练习。

实际上,练习可以,只能通过更多的实践所取代。

引用
但是我可能应该提到的是镜头的M12安装

你有足迹的链接吗?双面负载,电路板可以缩小到亮度座+标头和USB的尺寸。我会尝试一个区域优化的版本。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#70开启: 7月27日,2020年,晚上12:38:09»
只有Altium设计格式。大学教师 't知道转换为鹰的人有多容易。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#71: 7月27日,2020年,05:05:55»
并且什么都没有"ancient"关于短跑的手提装配。
我自己手动汇编,手动放置/焊接0402s的完全零问题。我最近的客户'董事会有200岁的0402s,我没有'T有任何麻烦,手动组装它。它在更大的一面,但通常我的董事会将有100-150个0402年代,甚至0201年代用于FPGA去耦。一旦您练习一下(和右设备),它们就像任何其他部件一样容易放置。

再次,如果您没有技术或其他要求0402,为什么要这样做?"Just because"?好的,敲开自己。
我去了0402,因为1)他们便宜,2)他们占据小型PCB区域,3)它们非常适合去耦。到目前为止,我的各种0402份的广泛库存,因为我通过卷轴购买它们(因为1.)。当值/电压额定值太大时,我只能越来越大包装1)电阻器时为0402,2)'S功率耗散超过了0402可以处理的0402和3)当我提前知道时,我将需要在提升期间重复滴下 - 转换器部件(如DC-DC转换器的反馈电阻) - 这是因为0603并且通常具有标记他们,而0402几乎从未拥有过它。如果是3)我使用0805只是因为我碰巧拥有1%的那种大小的电阻试剂盒,其中很久以前购买了一大吨不同的值。如果它是't be for that, I'D现在可能会转到0603 - 再次进行标记。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#72开启: 7月27日,2020年,06:16:07 PM»
再一次问好 (-:

引用
双面负载,电路板可以缩小到亮度座+标头和USB的尺寸。我会尝试一个区域优化的版本。

大学教师e.

- 被动0402主要是
- 在电感器下移除平面
- 双层负荷
- 0.9" x 0.6"
- 将USB IC更改为CP2102N
- 在两个电源引脚彼此相邻的情况下删除了一些RS和CS,而是使用较大的帽值(100n - > 1u).
- 下侧的传感器,挂载显示。传感器区域的中心位于PCB / M12 Lense安装座的中心。看: http://www.zokete.com/storages/images/files/GC0307%20CSP%20SPEC%201.6.pdf

随意使用和讨论。
« 上次编辑:2020年7月27日,07:07:05 PM由-GB- »
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#73开: 7月28日,2020年,12:40:11 AM»
大学教师e.
您可能希望将USB连接器拉到边缘,以便标记的行"PCB Edge"实际上会在边缘。否则在第一眼看起来很好看。

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#74开: 7月28日,2020年,03:08:24»
再一次问好 (-:

引用
双面负载,电路板可以缩小到亮度座+标头和USB的尺寸。我会尝试一个区域优化的版本。

大学教师e.

- 被动0402主要是
- 在电感器下移除平面
- 双层负荷

为什么要转到双面负载?
当然,如果您需要表单因子或电气要求,请罚款。但你没有'似乎以前需要它,所以为什么现在为什么?
很好的话'当然,是一次性或低卷,而不是大量的。但你通常不是'刚刚转到双面负荷无缘无故。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#75开: 7月28日,2020年,03:16:18 AM»
并且什么都没有"ancient"关于短跑的手提装配。
我自己手动汇编,手动放置/焊接0402s的完全零问题。我最近的客户'董事会有200岁的0402s,我没有'T有任何麻烦,手动组装它。它在更大的一面,但通常我的董事会将有100-150个0402年代,甚至0201年代用于FPGA去耦。一旦您练习一下(和右设备),它们就像任何其他部件一样容易放置。

提供手提装配服务的装配房屋具有高度优化的时间/成本过程,并且通常会为0402份收取溢价。
为什么?因为它们实际上运行了指标并获得了数据所需的数据。较小的部分更加虚弱,需要更多的时间。

看,我'不是反0402或说它's not easy, I'm just pointing out 事实 正如我在行业所见,而你 可能 想要考虑选择0402零件。
再次,只是因为其他人没有遇到这并不意味着没有 潜在的 去往0402份的罚款。
并说"well, just don'使用这些对他们收取更多费用的公司"完全缺少这种成本差异以出于实际原因存在的观点。
汇编公司是臭名昭着的,用于做任何你想要的东西,秘密地隐藏你的成本。他们赢了'T告诉您,您秘密地支付0402份的溢价,或者小便差的面板布局,或者*在此插入任何其他相关的生产。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#76上: 7月28日,2020年,03:52:22»
并说"well, just don'使用这些对他们收取更多费用的公司"完全缺少这种成本差异以出于实际原因存在的观点。
汇编公司是臭名昭着的,用于做任何你想要的东西,秘密地隐藏你的成本。他们赢了'T告诉您,您秘密地支付0402份的溢价,或者小便差的面板布局,或者*在此插入任何其他相关的生产。
只要报价'S的底线与我认为应该是什么,它's within my project's budget - I'和那个好的,唐'真的很谨慎地阅读报价中的每一分钱。我不'用我的产品竞争底部,所以我不'T需要刮掉生产成本的每一分钱,质量更重要,价格更重要(达到目的)。几乎所有的电路板都是至少4层,6层是最受欢迎的,所以通过小型化提供的PCB区域节省很重要,这就是我的原因 更喜欢 BGA封装中的零件(只要球距与HDI相当大而不需要HDI)(因为后者要大得多,有时超过2倍尺寸,例如在我的最新项目中,我选择在BGA240 + 25包中使用STM32H7而不是到QFN208,因为后者正好是该区域的4倍 -  28x28 vs 14x14)。同样的原因我不'甚至想想将自己限制在单面负荷。我还在Wellpcb下订购了我的生产板,而不是JLCPBC,因为它们提供了更昂贵的虽然更昂贵 很多 better PCB quality.
但也许我'在这里的少数民族中,因为我的大多数电路板相当昂贵,拥有一个板的BOM成本在100多岁的美元中,有时相当多的100岁实际上,侵占1000美元。例如,如果您在签名中查看FPGA板项目 - 这是我标准的一个非常简单的项目,并且在PCB区域利用方面非常效率低,因为我设计了它的手工组件,可能不是与我一样的手提装配经验丰富,我希望为PCB生产+ 1手组装板保持100美元的价格。 BTW如果您正在寻找您的下一个PCB评论的材料 - 如果您查看该董事会,我会喜欢,就像我一样'M总是期待建设性的批评和改善方式。它'S一个开源和开放式HW项目,所以每个人都可以自由使用它,但他们认为合适。

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#77开: 7月28日,2020年,04:23:32»
BTW如果您正在寻找您的下一个PCB评论的材料 - 如果您查看该董事会,我会喜欢,就像我一样'M总是期待建设性的批评和改善方式。它'S一个开源和开放式HW项目,所以每个人都可以自由使用它,但他们认为合适。

你指的是什么董事会?
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#78开启: 7月28日,2020年,04:49:12»
你指的是什么董事会?
//www.terragaze.com/forum/fpga/custom-spartan-7-board-for-beginners/
描述,某些照片和GitHub Repos的链接在该帖子中。
 
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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#79: 7月28日,2020年,09:30:23»
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您可能希望将USB连接器拉到边缘,以便标记的行"PCB Edge"实际上会在边缘。否则在第一眼看起来很好看。

我不'想要什么。但是当我将它拉到标记时,那么有点会看看PCB边缘。当PCB进入外壳时,这是可以的。

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为什么要转到双面负载?
当然,如果您需要表单因子或电气要求,请罚款。但你没有'似乎以前需要它,所以为什么现在为什么?
很好的话'当然,是一次性或低卷,而不是大量的。但你通常不是'刚刚转到双面负荷无缘无故。

完全正确。如上所述,我不'需要什么,这不是我的项目我刚刚有时间备用并尝试了一个区域优化的版本。我没有专业,只做我热空气的爱好者。双面负荷为我节省了较小的PCB区域。充满了手感,你可以做很多事情'在生产中做到了,在垫中拔掉通孔。对于甚至更高的分量密度。
 

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#80开启: 7月28日,2020年,01:53:22 PM»
我不'想要什么。但是当我将它拉到标记时,那么有点会看看PCB边缘。当PCB进入外壳时,这是可以的。
这些USB连接器通常具有一个"lip"这应该挂在板的一侧,有助于阻止用户在插入电缆时从剥离连接器。看看这个例如: //www.snapeda.com/parts/10118193-0001LF/Amphenol%20FCI/view-part/?ref=digikey 如果你看看3D模型,你会看到我的意思。

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Re:前4层PCB:每层痕迹都是一个好主意?
« 回复#81开启: 8月06日,2020年,12:47:18 AM»
降压转换器:
- 除了不错。大循环,长&芯片和电感之间的薄迹线。请求让自己帮助并遵循芯片数据表的指导方针。

USB接口:
- 使用较小的水晶。 USB的水晶可能是12MHz。您可以在2.5x3.2mm包中轻松找到。 或只是沟通CH340(那'我认为它是)并使用像FT230x这样的东西。它'S用16引脚QFN封装和NON'T根本需要水晶。此外,在高速传输时,CH340比FTDI更差。我可以推动FT230XQ最多约2.5Mbit,而CH340则只需大约1Mbit即可。

一般的:
- 使用较小的被动。那些看起来像0805.我的意思是来吧,它'不是19世纪。转到0402.无论如何都有小包装,所以应该't be any problem
-fpga解耦帽以次优时提供。电源和地线应该"fly through"电容器然后进入芯片。如果您有接地平面,那么只需将盖子附近放置在盖子附近,并且在盖子的另一侧,而不是FPGA
我喜欢早上的Fr4的气味!
 


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