作者 主题:了解SDI视频数据格式 (Read 6279 times)

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Re:了解SDI视频数据格式
« 回复#50开: 3月30日,2020年3月12:42:59»
你好!一点点更新,在此期间更加积极'RONA的事情:PCB到达,焊接,I2C Comm Comm-Comm-Auth-My Securise。

好吧,有一点哎哟!第一次上电时的时刻。董事会在施加权力之后消耗了47mA未初始化。我已经注意到,大多数电流已经经过DAC加载电阻之一。 2.6V在其中一个输出上。所以我很奇怪,开始衡量到周围,到处都可以戳我的米 - 没有找到任何东西。怀疑一个死亡的IC或焊接不良的LFCSP封装,我可以达到IC只是看焊接是完美的,任何销上没有冷焊缝。 所以我已经焊接了另一个芯片,同时确保佩戴扑克脸(看看Adv7391的成本。哎哟!)。

新芯片焊接,相同的行为。这让我很好奇。抓住了MCU套件,有线I2C,要求我遇到的第一个寄存器的内容 - 设备在正确的I2C地址上响应,返回了该寄存器的正确默认值。然后检查另一个寄存器 - 所有正确的值。

我注意到,即使在ADV7391保持重置时,也仍会消耗47mA, DAC1仍然喷出最大输出电压。然后我检查了内容"0x00电源状态寄存器"。果断,默认为0x12,启用DAC1。 所以我已经禁用了DAC1。 现在零伏对所有输出,电流消耗几乎没有。

wtf他们吸烟,为什么它会充分 输出爆炸作为默认值,即使保持重置时,超出了我。 当然,我没有向视频界面提供任何PCLK,但无论如何,这是奇怪的行为。

一旦我读过所有100个或更多寄存器并配置它们的必填项,我将在某些视频数据中源,并且如果它实际上是有效的。
« 上次编辑:3月30日,2020年3月30日,yansi下午12:47:08 »
 

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Re:了解SDI视频数据格式
« 回复#51开启: PM 3月30日,05:53:27»
漂亮的工作,是的,很棒的测试将把它挂钩到你的解码器板上,并通过FPGA 1:1来播放到您的解码器板,然后通过FPGA 1:1开始  :)
 

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Re:了解SDI视频数据格式
« 回复#52开启: 3月30日,2020年,09:39:29 PM»
好吧,肯定,这将是一个成功!然而,目前它似乎或多或少是一个噩梦。

我发现ADV7391有一个内置黑色和彩色杆发生器。 因此,尝试彩色栏 - 我们有一些信号纯度的主要问题。有些东西对视频输出注入了可怕的噪音。

使用OsmelloScope查看输出波形,每行有许多地方,在活动视频期间发生相当大的尖锐边缘。

看视频监视器,看起来如下。发生垃圾的位置与屏幕上的垃圾有很好的相关性。

不是任何Clue这可能导致的东西。电源应为固体和指定电压。我只是在27 MHz参考时钟中喂食(由TVP5150模块生成)。 

似乎在ADV7391中可能存在PLL问题。如果我轻轻触摸环路过滤器组件,我可以清楚地影响向输出注入的垃圾。

我承认布局不是最好的,它只是一个2层板。即使是4罗尔也不有很大帮助,因为数据表建议的布局程序是(TL; DR)只是为了放置 一切都尽可能接近芯片。但除非使用0201个组件或什么,否则就无法实现的性交蛇。 下面还有三个环路滤波器组件的布局。我不能比这更好地想出。 所有电源销都使用100n + 4u7分开分离,串联〜100欧姆铁氧体珠子。

//编辑:嗯,它可能是一个毕竟电源问题?在随机的地方放置47迈克电解质帽对垃圾生产具有显着影响。
« 上次编辑:2020年3月30日,09:57:39由yansi »
 

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Re:了解SDI视频数据格式
« 回复#53开启: 3月30日,2020年3月30:33:55»
我开始讨厌这件作品'o'crap IC. 看着eval板...... 我甚至在地方更紧密布局(例如环路滤波器)。 即使在与IC的同一方面也有临界解耦 - 它们已经将所有去耦在底部,通过通孔。

当然,我没有使用疯狂的电容器组合"100pf 1nf 10nf 100nf 10uf" all in parallel - I'已经教导了,这可能比单个或两个平行更糟糕。

此外,似乎董事会在80MHz以上的某个地方疯狂地散发出来。可能是PLL输出频率。 查看在eval板上部署的EMC过滤组件向我保证我这个IC实际上是纯粹的 邪恶 使用。  :box:

我用铁氧体珠子玩了一点,甚至用短裤替换它们。垃圾刚刚改变并搬到了。

我最好找到一个不同的IC,那就没有'T需要黑魔法可靠地工作。有很多东西可以更好地花费,而不是调整这个东西到没有结局。

 

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Re:了解SDI视频数据格式
« 回复#54开启: 2020年3月31日,02:42:34»
我们在汽车设计中成功使用此编码器。彩杆是否使用相同的电缆在屏幕上产生良好的输出?一世'D在这里怀疑阻抗或电缆长度的问题......
 

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Re:了解SDI视频数据格式
« 回复#55 on: 2020年3月31日,09:20:56 AM»
虽然我使用了50欧姆BNC电缆(是第一个到达),但我认真怀疑它有任何一种效果,仪表长度(〜3英尺)。但肯定,我可以将它交换为75欧姆。 (严重怀疑任何改变)。

废话来自板本身,而不是电缆。甚至探测带有Osmellope的电路板输出均显示在整个视频线上相同的垃圾尖峰 - 对应视频监视器显示的内容。

如果你可以看看我的董事会,并告诉那里的错误 - 非常感谢! 布局上面,下面附加原理图。
目前我要么忽略一些愚蠢的错误,要么我还是't know what.

原理图注意:
输出低通滤波器未焊接(l4 = l5 = l6 = 0ohm), R2是180欧姆而不是170欧姆。(也非常怀疑它使得差异)。
现在我甚至甚至才能焊接循环过滤器,甚至更紧凑地 - 没有任何改变。所以似乎,这不是它的问题。
1V8 LDO是便宜的垃圾,当然,但我认为非常适合任务。它的负载应该是非常最小的。 PLL VDD绘制约4mA,逻辑电源VDD应绘制约33mA(仅启用一个DAC)。 调节电压为1.813V。也在规格内。 VDDA和VDDIO处于2.9V,也在规范内。使用外部电源放置僵硬的3v3,没有任何改变。

或者配置有什么问题吗?以下是我将价值写入的所有寄存器:
代码: [选择]
注册,价值,评论
启用0x00,0x10,DAC1,PLL ON
0x01,0x00,SD模式
0x02,0x20,yprpb输出模式
0x80,0x11,SSAF Luma过滤器,PAL
0x82,0xcb,SSAF过滤器启用,CVBS输出选择
0x84,0x40,彩色棒输出使能
0x87,0x20,NTSC / PAL AutoDetect


//电缆已更改为75欧姆1m件,没有预期的更改).//

« 上次编辑:2020年3月31日,09:27:01 yansi »
 

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Re:了解SDI视频数据格式
« 回复#56开启: 2020年3月31日,09:29:44»
AWWW!发现PLL不需要打开。所以我've关闭它(0x80<= 0x12)和voila,我们有一个晶体清晰的彩色棒。

所以毕竟是pll?
 

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Re:了解SDI视频数据格式
« 回复#57开启: 2020年3月31日,09:40:07»
看看数据表中的样品设计 - 在大多数轨道上的示例解耦是0.1uf + 0.01uf,3v3导轨上的0.1uf + 0.01uf + 1.0uf。

你大多是4.7uf + 0.1uf - 也许这就是问题来自哪里?是否值得尝试用0.01uf在提供PLL的PVDD上取代4.7UF?

(去耦ISN.'我的强烈观点......更有兴趣听取零件选择的原因)

只思考这一点,因为我'在Twitter上看到了关于PLL供应的噪音的东西,导致各种奇怪的噪音。
凝视不进入深渊,以免让你被认为是深渊领域专家,他们期望你继续凝视该死的事情。
 

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Re:了解SDI视频数据格式
« 回复#58开启: 2020年3月31日,上午10:35:40»
嗯......据我所知,陶瓷SMD帽不能超过其物理长度的电感。

这个随机互联网图像似乎确认。如果每个电容值的电感会不同,则谐振点上方的绘图的右侧不会在陡峭的方面同意。然而,他们都同意,所以应该具有相同的电感:


我使用了4U7,因为它是我有0603的最大值。 (我甚至曾经尝试过另一个在那里焊接一个,以在那里获得更多电容,但没有运气)。

我甚至陷入困境,使循环过滤器更加紧张。甚至尝试将10NF添加到PLLVDD,如允许的BORGGE一样。没有大量的改善。垃圾只是移动,但不会消失。

我甚至搬了2n2"COMP"如下所述,DAC的帽子如下。没有任何差异。垃圾仍然存在于信号中。

//编辑:忘记图像。

« 上次编辑:2020年3月31日,11:04:37 yansi »
 

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Re:了解SDI视频数据格式
« 回复#59开启: 2020年3月31日,11:45:44»
注册,价值,评论
启用0x00,0x10,DAC1,PLL ON
0x01,0x00,SD模式
0x02,0x20,yprpb输出模式
0x80,0x11,SSAF Luma过滤器,PAL
0x82,0xcb,SSAF过滤器启用,CVBS输出选择
0x84,0x40,彩色棒输出使能
0x87,0x20,NTSC / PAL AutoDetect

AWWW!发现PLL不需要打开。所以我've关闭它(0x80<= 0x12)和voila,我们有一个晶体清晰的彩色棒。


很高兴听到你必须工作  :)

我觉得你 需要绝对确定它'在PDF中设置的正确寄存器 //www.analog.com/media/en/technical-documentation/data-sheets/ADV7390_7391_7392_7393.pdf

您指的是0x80的差异<= 0x12我猜必须是0x00<= 0x12表示DAC1和PLL OFF(此控制允许内部PLL
电路断电,并关闭X16关闭的过采样)

所以我认为PLL仍然运行但不是16倍

在PDF中,第92页和向前介绍了哪些寄存器,这取决于您要达到什么
 

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Re:了解SDI视频数据格式
« 回复#60开启: 3月31日,2020年3月31日,下午12:31:09»
当然,  I meant 0x00 <= 0x12, not 0x80.

我没有将这些表从数据表中使用,我下载了eval板的一些软件包,并为电路板反向设计了一些配置脚本。 

所以,对我来说最相关的表是表82.所以让我们比较,有什么不同:

表82想要这个:
[attachimg = 1]

所以,第一区别,是我没有软件重置。 与HW重置有什么不同吗?但我可以在那里添加它。
第二区别是它们能够实现所有DAC。我不想要/需要。可能不是问题。他们离开PLL跑步!
第三个区别是寄存器0x82。他们想要0xc3,我有0xcb。 我已经启用了基座。他们在他们的评估板上做。 (但PAL不应该使用基座?不确定,仍然是它 'T.我看到的垃圾,因为甚至用PLL脱掉底座留下来,它在那里工作得很好)。
第四个区别:我在0x84寄存器中启用彩色棒。
第五个差异:我在0x87中启用PAL / NTSC自动检测。从评估板脚本观察到。我还是不't see a problem.
第六个差异:我忘记设置子载波频率寄存器。

当然可能会产生一些差异。
我也刚刚注意到,缩放者我将视频运行到我的监视器报告视频是NTSC,即使我应该得到PAL。

所以让我们先修复子载波频率。  :-/O

//编辑:Subcarrier固定,删除了标准自动检测。现在它产生PAL / 50Hz输出。 垃圾仍然存在于图像中。所以我们仍然是我们以前的位置。在图像输出中的垃圾 ntsc得到了适当的朋友。
« 上次编辑:2020年3月31日,yansi下午12:41:16 »
 

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Re:了解SDI视频数据格式
« 回复#61开启: 2020年3月31日,下午12:48:26»
最后,我已经从范围中保存了一个屏幕,即信号完整性问题看起来像什么。有这些可怕的尖峰,主要集中在视频监视器上的垃圾相对应的地方。
 

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Re:了解SDI视频数据格式
« 回复#62开启: 2020年3月31日,01:27:30 PM»
是的表82是我也会去的人......
只有1个DAC有0x00<= 0x10而不是0x1c,您可以在表中看到

我也会做软复位

关于噪音,您提到您从另一个板上获得27MHz CLK,OM Page 5您有输入时钟规格
如果您在规范(级别)内,可能值得查看范围

VDD = 1.71 V至1.89 V,PVDD = 1.71 V至1.89 V,VAA = 2.6 V至3.465 V,VDD_IO = 1.71 V至3.63 V

如果您超出了PLL输入,它可能会对PLL进行错误
TVP5150运行于XTal1和XTal2引脚之间的14.318 xtal,您有27MHz的引脚吗?
 

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Re:了解SDI视频数据格式
« 回复#63开启: 2020年3月31日,01:43:10 PM»
我使用了27MHz CLK输出 R.BT.656输出数据总线。根据我的范围内的柜台提供了一个非常精确的27.0000 MHz。

甚至不确切地肯定,TVP5150如何管理从那些14.31818 MHz晶体中获得27MHz。 即使在TVP5150没有视频信号,也存在27 MHz。

我唯一可以测试的是抓住27 MHz的水晶,并制作独立的清洁振荡器来喂养ADV7391。要排除来自TVP5150的27MHz时钟,解码器可能充满废话(它似乎并不是那么,看起来很镜头)。

有趣的是,在PCB上修改1V8轨道上的解耦对垃圾尖峰有影响。 但它总是移动,而不是被压制。

我会尝试使用1V8调节器和去耦的更多东西,然后将寻找获得清洁27 MHz时钟的方法。

此外,我介意,当ADV7391中的PLL关闭时(没有过采样)时,输出视频信号是晶体清晰的,没有故障。
 

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Re:了解SDI视频数据格式
« 回复#64开: 2020年3月31日,01:55:23 PM»
我们得到了某个地方!

我已经离开了船上的LDO,只需电动PLL。 VDD逻辑由外部实验室电源提供。图像很清楚!即使有PLL启用。那么到底是怎么回事?   :-// :scared:
 

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Re:了解SDI视频数据格式
« 回复#65开启: 3月31日,2020年3月31日,02:07:12 PM»
你能发布你的常果原理吗?
 

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Re:了解SDI视频数据格式
« 回复#66开启: PM 31,02:08:34 PM»
你能发布你的常果原理吗?

我已经这样做了!包括布局。请参阅上面的第55篇和#52。

我只能添加,那个原本我已经使用了来自TDK的铁氧体珠,1.5K @ 100MHz(MMZ1608Y152BTA00),现在我已切换到Tayo Yuden 600R @ 100MHz(FBMH1608HM601),因为这些应该更好地抑制更高的频率垃圾。但改变没有帮助。

现在只有铁素体珠,仅在PLL上(600R Tayo Yuden)和 在iovdd上(也可能有1.5kr tdk?不确定)。 DAC直接从3V,没有铁氧体珠子供应。 1V8 VDD目前也没有铁氧体珠,直线来自PSU。   对不起这种烂摊子,但我试图通过交换大量组件和欺骗解耦/过滤来追踪问题。

//编辑:我认为下一步将是将电路板返回其原始形式(因此它将精确地为原理图),除外,除外部逻辑VDD 1V8电源外。我有兴趣看到它会做什么。
« 上次编辑:2020年3月31日,02:19:51由yansi »
 

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Re:了解SDI视频数据格式
« 回复#67开: PM 31,02:41:48 PM»
对不起miseed这个原理图。  ::)

如果你看这个评估板 http://media.digikey.com/PDF/Data%20Sheets/Analog%20Devices%20PDFs/ADV739x_EvalBrd_RevB.pdf

第32页+ 36然后你会看到他们有

模拟电源为3.3V
PLL供应为1.8V
数字供应为1.8V  (you have 3.3V)

所以尝试从1.8V reg运行VDDIO,但您将正确地需要将其分开给不同的监管机构

顺便说一句,他们也有PCB布局
 

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Re:了解SDI视频数据格式
« 回复#68开启: PM 3月31日,02:46:30»
因此,电路板是原来的形状,所有组件的原理图中规定的价值完全如上所述,所有铁氧体珠子TDK 1.5K @ 100MHz(MMZ1608Y152BTA00)。所有件焊接在各自的脚印,身材和黑客都焊接, 除VDD引脚外部1V8电源外。 (在板上的L2的位置(L2)上的外部注射,L2未使用,未填充)

它似乎在这种原始状态下可靠地工作(外部VDD电源除外)。

所以PVDD和VDD都从同一LDO提供时,到底是错误的? VDD消耗约36mA,符合数据表。没有过度的绘图。

以下是当前布局和当前原理图,因为再次添加了清晰度。

//如果我想与3v3逻辑接口,为什么我会从1V8运行VDDIO? VDDIO的推荐范围为1.71至3.63V。  I a within spec.
确切地说,如董事会上的测量值:
VDDIO = 2.886V
PVDD = 1.811V(来自车载LDO)
VDD = 1.767V(来自外部实验室PSU)
VAA = 2.867V.
这在规范内很好。
 

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Re:了解SDI视频数据格式
« 回复#69开: 3月31日,2020年3月31日,03:03:37»
很难说出了什么问题,但我想当PLL运行它时,它会在PVDD上发出噪音'为什么官方评估板使用2 LDO'S对于相同的电压。

我没有 't在Adv7391 PDF中发现了任何特定的特定,告诉它必须分开,但由于芯片上有2个单独的引脚,必须有一个原因,只需在董事会上添加额外的LDO :-[
 

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Re:了解SDI视频数据格式
« 回复#70开启: 3月31日,2020年,03:18:01 PM»
第18页,它表示绝对的最大评级:
VAA至AGND -0.3 V至+3.9 V
VDD至DGND -0.3 V至+2.3 v<=Here you can't have 3v3
PGD​​D至PGND -0.3 V至+2.3 V
VDD_IO至GND_IO -0.3 V至+3.9 V<=如果您想在3V3上有IO,那么它应该没问题

btw你的3.3v.  are pretty low 2.9V
 

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Re:了解SDI视频数据格式
« 回复#71: 3月31日,2020年,03:48:27 PM»
我没有 'T表示VDD上有3V。那是你 :P

嗯,我从STM32套件中电源电源,该设置标称从3.0V运行。 2.9V是CRAP Arduino线的结果,在它们上具有一些电压降。

有兴趣知道,为什么可以'用一个LDO来做。如果IC是如此多的噪音易感,那么我'D简单地说它是一个相当糟糕的IC设计。  >:( 我理解,当多GHz合成器每V调谐斜率VCO有许多MHz,可能会有嘈杂的PSU问题,但这件事是什么?
 

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Re:了解SDI视频数据格式
« 回复#72开启: 3月31日,2020年3月31日,04:57:14»
我认为3.3V是我的假设  ::)
这里有一个工程区 //ez.analog.com/video/f/q-a/5588/adv7391-vddio-question

一个人正在讨论VDDIO,回答是:

引用
不,这不是数据表中的错误。 VDD_IO可以在1V8或3V3处运行。在3V3工作时,电压限制在2.97V至3.63V之间,并且在1V8时操作电压限制在1.71V至1.89V之间。这就是该电源数据表中最大/最小评级的原因具有宽边值。运行零件@ 1V8而不是3V3的警告是I2C,HS和VS信令一切都需要在1V8级别操作。有关此信息,请参阅Adv7391数据表的P8。


因此,如果您提供2.9V,那么数据级别可能会稍低,您可能会有正确的功能问题......只是说
也可能有可能在该网页上询问是否需要2 LDO的答案's

 

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Re:了解SDI视频数据格式
« 回复#73开: 2020年3月31日,05:22:02 PM»
那是一些有趣的胡说八道。他们将VDDIO指定为1.71至3.63V,告诉您"ah, you can't use 2.5V",但它不是数据表错误?  :bullshit:

但回到我的问题 -  VDDIO上的精确电压(和vaa,我两者都绑定到同一个"3V3"输入)对生成的废话具有零效应。

似乎IC对PVDD的噪音非常容易受到影响(再次,让我相信PLL具有子标准设计),或者我所用的LDO不受任务。

当然,Torex XC6206是便宜的废话,但这个IC是第一个有问题的人。

那么ldo应该用什么? 10美元IC的另外5美元职位? 为此价格,他们甚至可以为PLL本身提供合适的LDO。

我不确定问是否会让我们在任何地方,或者我应该完全询问。 Datashet说Quote:"Power Supplies:
建议为每个功率域(VAA,VDD,VDD_IO和PVDD)提供单独的调节电源。"所以实际上我应该使用4个单独的LDO。斐济!

我已经尝试了一秒钟秒针才能使用连通的小4.7uh,铁氧体珠子的系列过滤VDD域,然后放置220uf elko,10uf mllcc + 100nf并行。狗屎仍然在输出上喷气。

现在你告诉我,是IC设计的IC不足或什么,如果这是不够的,要得到垃圾吗?

作为最后一项措施,被设计不佳的ADI产品疲惫和击败,我会尝试在董事会上备身单独的LDO。

 

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Re:了解SDI视频数据格式
« 回复#74开: 2020年3月31日,05:49:11 PM»
我在第二次LDO(相同的XC6206)中钻了一下,发现了一个很好的位置。幸运的是,这种黑客有助于魅力。我用一粒盐来拿这个课程。由于真的不喜欢多个LDO的想法,并且由于我不确定问题 - 除了知道如何 解决 绕过它。

到下一个任务:将TVP5150的数据输出接线到ADV7391数据输入。  :popcorn:
 


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