作者 主题:凿子/ scala硬件描述语言:为什么? (Read 11609 times)

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Chisel / Scala硬件描述语言:为什么?
« on: 2018年12月30日,01:45:10 PM»
引用
RISCV CPU写在凿子/ scala硬件描述语言中
(书面 这里,在Lowrisc Dot org)

我看到一些项目正在使用Chisel / Scala而不是VHDL / Verilog:为什么?

在考虑之前,我在这里支持Chisel / Scala HDL的工具,我'd想了解它是否给出了真正的好点。
 

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#1开: 2018年12月30日,02:02:33 PM»
兼伯克利谁?   :-//
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错误的代码不应该编译!
 

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#2开: 2018年12月30日,03:13:19下午»
所以它似乎......支持RISCV的伯克利想法  :-//
 

在线的 布鲁尔特

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#3开: 2018年12月30日,08:43:36 PM»
引用
RISCV CPU写在凿子/ scala硬件描述语言中
(书面 这里,在Lowrisc Dot org)

我看到一些项目正在使用Chisel / Scala而不是VHDL / Verilog:为什么?

完全相同的原因您可能在C中编写一个程序而不是汇编语言。
 

在线的 布鲁尔特

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#4开: 2018年12月30日,08:49:13 PM»
所以它似乎......支持RISCV的伯克利想法  :-//

凿子与RISC-V无关。

来自伯克利外部的许多RISC-V CPU(或在SF Bay地区以外)唐't use Chisel.

很多东西都是'T RISC-V CPU确实使用凿子。它'S只是一种灵活生成Verilog的高水平方式,就像C是生成汇编语言的高级方式。最后,您将在过程结束时获取大门(机器代码)。

凿子isn.'唯一最近的高级硬件描述语言。 Spinalhdl更好,并受凿子的启发,但修复了很多感知的问题,也是在Scala(建立在Java上)的内建立的问题。
 

在线的 阿塔拉多夫

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#5: 2018年12月30日,09:18:45 PM»
伯克利是一家研究机构。他们需要尝试新事物,否则其他人会不会。

I'不是它的巨大粉丝,但实际上只是因为它不是很广泛传播。但除非有人推动它,否则它永远不会被广泛传播。

值得庆幸的是,每种语言都有很多其他的实现。
亚历克斯
 

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#6开启: 2018年12月30日,09:38:53 PM»
完全相同的原因您可能在C中编写一个程序而不是汇编语言。

好吧,没有!

谈论我的付费工作,VHDL是*语言设计HDL的东西,我为此收集了很多工作体验,以及专业工具。

现在Riscv出现,当您查看代码时,很多项目都以另一个HDL语言写入,我必须从一开始就开始。

It'不像装配vs c,它 '是理由和目的的原因。现在,或者这种新语言有有效点,或者我会避免在它上花费我的时间(和可能是金钱)。
 

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#7: 2018年12月30日,09:41:06 PM»
VHDL是*语言设计HDL的东西,我已经收集了很多工作体验,以及专业工具。
你再次投射你的意见。我使用Verilog并为此收集了很多工具。所以我认为Verilog是HDL的语言。你真的不明白不同的人有不同的偏好吗?

此外,马是运输方式。

亚历克斯
 
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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#8开: 2018年12月30日,09:47:50 PM»
显然,最初没有任何新的东西是真正工作的最佳选择。但如果你不,你永远不会得到任何新的东西't试着制作新的东西。

我喜欢最近的编程语言爆炸。其中一些有正确的想法,其他人将被遗忘。

现在,我不会浪费时间尝试学习凿子超越闲散的好奇心。  But I'很高兴伯克利花了他们的时间向前移动这件事。
亚历克斯
 

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#9: 2018年12月30日,09:49:15 PM»
不需要巨大的字体。

当然,付费的工作将永远使用旧工具。但问题所说"为什么你需要新的东西", is invalid.
亚历克斯
 

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#10: 2018年12月30日,09:57:06 PM»
不需要巨大的字体。

当然,付费的工作将永远使用旧工具。但问题所说"为什么你需要新的东西", is invalid.

和在 我的 有偿工作,凿子是旧的HDL,所有传统硬件都是设计的,而那一刻的问题是SPINALHDL是否足够好(它清楚地更好)值得将一切转换为......或者是否可以合理地增强凿子匹配脊柱(可能)。
 

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#11开: 2018年12月30日,09:57:58 PM»
它向我看出,因为Spinalhdl与Myhdl所采取的方法非常相似。  It'不幸的是,伊莫,看到凿子的Myhdl萎靡不振"language family"因RISCV而获得所有的关注和改进工作。 Myhdl拥有在Python顶部建造的巨大优势,因此您也可以在Python中进行测试。 想象一下写一堆DSP HDL,然后使用Numpy / Scipy进行验证。 (这可能是您的模型和模拟已经存在的地方。) 谁想在Scala做那个?  Yuck.
 

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#12: 2018年12月30日,09:59:45 PM»
公平的迹象,这里是一个特殊的位置。

我怀疑学术界外面有任何公司,实际使用凿子。
亚历克斯
 

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#13开启: 2018年12月30日,晚上10:35:35»
此外,马是运输方式。

对此没有疑虑。每个发动机都被评为马力。
 
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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#14: 2018年12月31日,06:55:55 PM»
让'在这个术语中提出了问题:学习Chisel HDL有多有用?
 

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#15: 2018年12月31日,06:58:35 PM»
有趣的答案 这里

 

离线 或者chguy.

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#16开: 2018年12月31日,07:39:16 PM»
I'从来没有听说过凿子。我看了他们的文件。他们声称语言是高度参数化和分层的语言。大约一小时看着他们的例子我可以't看到为什么它是更好的参数化和分层任何超过VHDL。它看起来非常类似于VHDL,我会'T对VHDL重新编写其示例的问题。最有可能在Verilog中完成这一点。语法可能稍微好,但我避风港'T急剧发现任何东西。如果有人可以在凿子和VHDL(或凿子和Verilog)之间的比较,并且展示凿子前进的地方,那将会很好。

他们的白皮书没有'T提供任何具体细节。他们发布了一个例子,其中您可以在几行代码中构建缓存模块(看起来缓存构建器是语言的一部分)。但我不't了解它是如何与外部开发的缓存模块不同的。
 

离线 Asmi.

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#17开: 2018年12月31日,07:50:30 PM»
恕我直言凿子是学术界的典型产品,人们往往对这个过程更感兴趣,而不是结果。

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#18开启: 2018年12月31日,07:52:13 PM»
从我什么'没有看到任何新语言都比VHDL / Verilog更好。他们似乎都是"VHDL but in <插入您喜欢的编程语言>".

希望很快就有一些有趣的东西。
亚历克斯
 

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#19: 2018年12月31日,07:53:19 PM»
恕我直言凿子是学术界的典型产品,人们往往对这个过程更感兴趣,而不是结果。

恰恰是我的怀疑......
 

离线 james_s.

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#20开: 2018年12月31日,晚上10:43:41»
IMHO在VHDL和Verilog之间存在足够的碎片,两种不同的语言具有几乎相同的功能。我们需要的最后一件事是*另一件事* HDL,除非它带到桌面非常独特的东西。
 
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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#21开: 2018年12月31日,晚上11:10:25»
VHDL是*设计HDL的语言
除非Verilog是本月的味道。  :)
 

离线 james_s.

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#22: 2018年12月31日,晚上11:22:45»
似乎VHDL是欧洲的法脱标准,而Verilog在美国更常见。我在VHDL中找到了更好的爱好者支持'我和我一起去的语言。总体而且'd说没有明确的赢家。
 

离线 Asmi.

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#23开: 2019年1月01日,12:36:37»
总体而且'd说没有明确的赢家。
当然有 - 它's SystemVerilog! :P

让 the flame war begin! :box:

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Re:Chisel / Scala硬件描述语言:为什么?
« 回复#24开: 2019年1月01日,07:13:49»
我发现vhdl令人敬畏。我发现它是无休止的冗长,这就是我认为凿子的目标是解决。我看起来(从远处)是一种更抽象的语言。通常学习新语言的语法不是问题。它正在学习实时实时的范式和思维(及其图书馆和工具)。最终,目标是更加富有成效。

我做了一些(爱好者)VHDL,但我的下一个项目确实将在系统Verilog中。对我来说,看起来像是最好的抽象,简洁和可读性的混合。不完美,但我们所拥有的最好 - 由于缺乏对其存在的知识和某个时候缺乏可用工具,我们没有看到其他语言。
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